本文主要研究了北斗导航电文BCH纠错编译码方式的深入理解和研究，并提出了一种基于并行数据处理的BCH译码器的设计方案。该方案利用FPGA进行并行处理，提高了BCH解码模块的译码效率。该设计通过Modelsim仿真验证了其可行性。本文的研究对提高接收机的基带数据处理性能具有一定的参考和指导意义。
一、引言
北斗卫星导航系统是正在实施的自主发展、独立运行的全球卫星导航系统。随着北斗系统的不断完善以及应用的深入，用户对接收机性能的要求越来越高。为了提高接收机性能，必须考虑处理器的资源、速度以及存储空间等参数。如果接收机的大部分基带信号能够通过FPGA并行处理，那么对提高接收机的性能将具有非常大的意义。
二、导航电文纠错编码数据格式
导航电文采用BCH（15，11，1）码加交织方式进行纠错。每组22 bit的导航电文数据码进入纠错编码系统后，按照每11 bit顺序分成两组后进行BCH编码、交织操作，输出30 bit的交织编码。
三、导航电文纠错译码原理
接收机接收到数据码信息后，进行串/并变换，然后进行BCH纠错译码，再对交织部分进行并/串变换，组成22 bit信息码。
四、并行数据处理的纠错译码系统设计
本文提出了一种基于并行数据处理的快速BCH译码方式，并在FPGA系统上实现。系统总体方案采用改进的纠错译码系统总体框图，考虑到数据是以数据流的形式输入到纠错译码系统中，因此增加了串/并转换模块和并/串转换模块。
五、仿真结果与分析
本文采用Verilog语言在Quartus II 11.0开发软件平台下完成设计，并通过Modelsim进行仿真验证。仿真结果表明，该设计提高了译码器的工作效率，对北斗接收机译码模块设计有一定的参考意义。
经过仿真测试，验证了基于FPGA的北斗导航电文译码器设计方案的可行性。该方案采用并行处理方式，有效提高译码器的工作效率，且该译码器采用模块化设计，易于集成至接收机中。
参考文献：给出了关于北斗卫星导航系统、BCH纠错编译码、FPGA并行处理等相关领域的文献。
